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软件无线电中双缓冲模式PCIE总线的设计与实现

2018-07-31
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软件无线电中双缓冲模式PCIE总线的设计与实现

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图2PCIE总线中断延迟测量与双缓冲相对应的是单缓冲模式。

以写操作为例,驱动程序每次在内存上分配一个缓冲区WR_BUF,该缓冲区的地址信息存储在DMA寄存器DMA_Reg中。

当写满缓冲区WR_BUF时,DMA引擎会产生MSI中断,并通过PCIE核通知驱动程序。

驱动分配新的缓冲区,并将该缓冲区地址通过PCIE总线写入DMA寄存器DMA_Reg中。

中断的传输和DMA寄存器的更新会产生一定延时,这需要较大的TX_FIFO来存取延时期间DSP核产生的数据。

为精确测量中断延时时间,搭建了基于DELLT3400型PC和ML605开发套件的平台,通过ChipScope观察的波形结果如图2所示。

DMA中断发生在时刻0(mwr_done:0﹥1);然后PCIE核向驱动发出MSI中断,驱动程序查询中断寄存器发生在时刻2241(irq_wr_accessed:1﹥0);驱动程序分配新的内存缓冲区,然后更新DMA寄存器发生在时刻2802(wr_dma_buff0_rdy:0﹥1)。

在这2802个周期内,PCIE器件无法将数据写入内存。

PCIE的时钟频率为250MHz,所以中断延时T=2802(1/250MHz)=假定DSP核产生数据的速率为200MB/s,中断延时期间将产生/s=2241B大小的数据。 考虑到其他不可预测因素,如中断堵塞等,为了不丢失数据,TX_FIFO至少需要几KB的空间。 这对于FPGA内宝贵的硬件资源(如Block)来说是严峻的挑战。

与单缓冲模式相比,双缓冲模式优点归纳如下:①更新缓冲区不会引入中断延时,这意味着较小的FIFO即可满足需求,节约了硬件资源。 ②双缓冲模式延长了驱动程序处理中断的时间,也使缓冲区数据的处理更加容易,丢包率大大减小。 ③数据的传输和内存缓冲区的数据处理可以并行处理,系统的实时性得到保证。

④双缓冲更适合Scatter/GatherDMA,取代blockDMA,从而提高内存效率。

2软件无线电平台设计软件无线电基于可编程、可重构的通用硬件平台,通过加载不同的软件实现不同的无线电功能,广泛应用于军用和民用领域。 为了能够实现复杂的算法,其平台需要具备高速数据交换和实时信号处理的能力。

该设计参考XilinxML605开发套件,基于XilinxVirtex6LX240TFPGA芯片,通过增加相应的模块搭建通用的软件无线电平台。 软件无线电原理框图如图3所示。 信号获取模块采用两片和以实现IQ两路信号的数模转换;通信模块由和RS232接口组成;扩展卡可以是射频发射机或接收机,通过扩展卡接口与母板相连;JTAG接口提供在线编程和内部测试功能;存储器件包括512MBDDR3内存和128MB平台Flash,分别用于动态数据存储和配置FPGA;人机接口由LED/LCD、按键和开关等元件组成,实现人机对话;200MHz有源晶振和SMA时钟接口组成时钟输入模块,向FPGA提供时钟基准;8通道PCIE接口和IP核实现平台与PC间高速数据交换。

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